DDR3/4 메모리 설계의 시스템 레벨 검증 및 디버그

이 응용 프로그램 노트는 DDR 메모리 기술에 대한 소개를 제공하고 DDR 데이터, 명령 / 주소 및 제어 버스의 특정 특성과 관련된 일반적인 문제를 설명하고 DDR 시스템 설계를 확인하고 디버그하기위한 일반적인 측정을 설명합니다.
이 논문은 권장되는 테스트 포인트와 오실로스코프 프로브의 연결뿐만 아니라 DRD를 통한 DDR 중재의 효과 보상을 설명합니다. 이 문서는 눈 다이어그램 측정, 고급 트리거링 및 TDR/TDT 기능을 사용한 효율적인 신호 무결성 검증을 설명합니다. 많은 신호 라인과 동적 버스 종료를 고려할 때, SSN (동시 스위칭 노이즈)은 DDR 메모리 설계 및 신호 무결성에 중대한 영향을 미치며 전력 무결성은 패턴 의존적입니다. 우리는 높은 획득 률을 달성하고 최악의 시나리오를 효율적으로 감지하여 전체 메모리 설계의 성능에 영향을 미치는 기술을 도입합니다. 이 문서에는 전력 무결성에 대한 자세한 검사도 포함되어 있습니다.
설계 검증 및 디버깅 프로세스에서 모범 사례 예제를 제공하는이 문서는 DDR 메모리 설계 작업을 수행하는 모든 시스템 설계자 및 테스트 엔지니어를 다룹니다.